题目描述：
请编写一个序列检测模块，输入信号端口为data，表示数据有效的指示信号端口为data_valid。当data_valid信号为高时，表示此刻的输入信号data有效，参与序列检测；当data_valid为低时，data无效，抛弃该时刻的输入。当输入序列的有效信号满足0110时，拉高序列匹配信号match。
模块的接口信号图如下：
clk：系统时钟信号
rst_n：异步复位信号，低电平有效
data：单比特信号，待检测的数据
data_valid：输入信号有效标志，当该信号为1时，表示输入信号有效
输出描述：
match：当输入信号data满足目标序列，该信号为1，其余时刻该信号为0。
对于序列检测题目，常规的解法有两种：状态机法和序列缓存对比法。
状态机法的过程类似于题意理解中提到的过程：在初始状态中，在data_valid有效时逐一判断当前时刻的数值。先判断第一位是否符合，若符合则进入下一个状态，判断第二位是否符合；若第一位不符合则保持在初始状态，直到第一位匹配。如前两位匹配，则判断第三位是否符合，若第一位匹配，最新输入的数值和目标序列的第二位不匹配，则根据最新一位是否匹配第一位，进入第一位匹配状态或者初始状态。依次类推。
序列缓存对比法，则是将四个data_valid有效的数据data缓存，作为一个数组，每个时刻的输入位于数组的末尾，数组其它元素左移，把最早输入的数据移出。如果数组和目标序列相等，则说明出现目标序列。拉高match信号。
状态机：
首先画出状态转移图。
s1_d0表示第一位0匹配，s2_d01表示前两位01匹配，s3_d011表示前三位011匹配，s4_d0110表示四位数值0110全部匹配。X表示不论data的值为0或1，都完成该状态跳变。依据状态转移图编写verilog代码：
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`timescale 1ns/1ns
module sequence_detect(
input clk,
input rst_n,
input data,
input data_valid,
output reg match
);
reg [3:0] pstate,nstate;
parameter idle=4'd0,
s1_d0=4'd1,
s2_d01=4'd2,
s3_d011=4'd3,
s4_d0110=4'd4;
always @(posedge clk or negedge rst_n)
begin
if(!rst_n)
pstate<=idle;
else
pstate<=nstate;
end
always @(pstate or data or data_valid)
begin
case(pstate)
idle:
if(data_valid && !data)
nstate=s1_d0;
else
nstate=idle;
s1_d0:
if (data_valid)
begin
if (data) nstate = s2_d01;
else nstate = s1_d0;
end
else nstate = s1_d0;
s2_d01:
if (data_valid)
begin
if (data) nstate = s3_d011;
else nstate = s1_d0;
end
else nstate = s2_d01;
s3_d011:
if (data_valid)
begin
if (!data) nstate = s4_d0110;
else nstate = idle;
end
else nstate = s3_d011;
s4_d0110:
if (data_valid)
begin
if (!data) nstate = s1_d0;
else nstate = idle;
end
else nstate = idle;
default:
nstate=idle;
endcase
end
always @(pstate or rst_n)
begin
if(!rst_n==1)
match=1'b0;
else if(pstate==s4_d0110)
match=1'b1;
else
match=1'b0;
end
endmodule
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使用移位寄存器：
此题可以使用移位寄存器，但是需要注意时钟在最后一拍（也就是输入的第四个数）输出就跳变了，不存在延时一拍，因此输出时序部分的判断条件需要注意。
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`timescale 1ns/1ns
module sequence_detect(
input clk,
input rst_n,
input data,
input data_valid,
output reg match
);
reg [3:0] data_r;
always@(posedge clk or negedge rst_n) begin
if(~rst_n)
data_r <= 4'b0;
else
data_r <= data_valid? {data_r[2:0], data}: data_r;
end
always@(posedge clk or negedge rst_n) begin
if(~rst_n)
match <= 0;
else
match <= data_r[2:0]==3'b011 && data==0;
end
endmodule
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